Figure 1-2은 APB 의 Burst of Write 타이밍을 보여 줍니다. Figure 1-1, Figure 1-2의 각 Burst Read 와 Burst Write 모두 Single Transaction 과 비교하여 많이 다른점은 없습니다. 다만, IDLE 상태 구간이 필요 없슴으로 인하여 Burst 모드의 경우 성능상으로 조금 더 우월하다는 정도일 것입니다. Figure 1-2 Burst of write transfers Figure 1-3은 APB 의 Back to Back 타이밍을 보여 줍니다. 임의의 주변장치(APB 슬레이브)을 대상으로 읽고, 쓰는 동작이 반복적으로 발생하는 상황을 Back

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Figure 1-2의 타이밍도를 보면 T2에서 HREADY 신호가 'NEGATE' 되어 있어서 T3 이후에 데이타를 APB 버스를 통하여 읽어낸후 비로소 'ASSERT' 되고 있음을 우리는 알 수 있습니다. 또한 T3 시기에는 APB PRDATA 버스상의 데이타가 같은 시간에 HRDATA버스에도 나타남으로써 AHB, APB 공히 한 동작으로 처리됨을 또한 확인 할 수가 있습니다. 그동안 APB 의 제어 신호중 주목 할 만한 것이 하나 있었는데 그것은 바로 PENABLE 신호입니다. 이에 대하여는 교재 5-11쪽 5.5.2 APB slave description 편에서 잘 설명하여 놓고 있습니다. For a write transfer the data can be latched at the following points: ? on either rising edge of PCLK, when PSEL is HIGH ? on the rising edge of PENABLE, when PSEL is HIGH. 이로써 버스 쓰기(WRITE) 동작시 PENABLE 신호는 데이타가 해당 장치에 기록 되도록 하는 latch 신호로서 사용됨을 우리는 쉽게 알 수 있습니다.

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금번의 칼럼은 'AMBA의 이해'의 후속편으로 기획 제작 됩니다. APB(Advanced Peripheral Bus) 에 대해서 다룹니다. 비교적 짧은 시리즈로서 2~3편 정도의 분량이 될 것입니다. Figure 1-1 The APB in a typical AMBA system 고속의 메모리 그리고 DMA 장치로 인터페이스 되는 AHB에 비해서 APB는 비교적 저속의 주변장치들로 인터페이스 및 사용되는 것을 Figure 1-1은 보여 줍니다. Figure 1-2 State diagram 또한 Figure 1-2은 APB 의 기본 버스 동작의 구성을 보여 줍니다. 이 내용은 앞으로 나오게 될 그림들과 함께 보았을때 비로소 이해가 빠를 수 있습니다.

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 SPLIT TRANSFER 특정 I/O 장치에 현재 진행되고 있는 버스 사이클의 오류가 아님에도 불구 해당 장치의 특별한 사정으로 현재의 버스 진행을 임시로 중단 한 이후 나중에 재개할 것이 필요해 지는 경우. 당 I/O 장치는 이 사실을 각각 HRESP('SPLIT'), HREADY('LOW')로서 현재의 마스터와 ARBITER에게 알린다. 해당 응답 신호를 수신한 현재의 버스 마스터는 대표적인 Two clock 사이클인 SPLIT 응답신호를 수신하고 이에 다음 버스 사이클에서 dummy 'IDLE' 사이클을 만들어 내며, 한편 버스 아비터는 현재의 버스 마스터로부터 버스 점유권을 곧이어 다음 사이클에서 수거해 간다. 더불어 현재 대기하고 있는 다른 버스 마스터들을 대상으로 우선순위 배정을 통해 최우선순위 마스터에게 버스 점유권을 허가 한다. 이때, 이전의 마스터는 버스 동작 진행 당시의 어드레스와 제어관련 신호들을 유보된 추후의

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버스 중재(BUS Arbitration) 이번 시간에는 버스 중재(BUS Arbitration) 이라는 주제로 진행을 하기로 한다. BUS Arbitration mechanism 은 특정한 시간에 단 하나의 마스터만이 당 버스를 점유하여 사용 할 수 있도록 하여 주는 것을 의미한다. 아비터(Arbiter)는 이 일을 위하여 끊임없이 여러 마스터들의 버스 요구 요청을 감시하고, 가장 우선 순위가 높은 마스터에게 해당 버스를 점유하는 것을 허락한다. 이는 AHB상에서 다음과 같이 구현된다. 마스터는 HBUSREQx 신호로서 아비터에게 버스를 요청한다. 이에 아비터는 HGRANTx 로 버스의 점유를 허가한다. 한편, 아비터는 SPLIT 전송을 재개 하길 원하는 슬레이브들의 요청도 또한 감시한다. 이와 관련 자세한 내용은 SPLIT 관련 칼럼편에서 다루어 질 것이다. 버스중재 관련 신호들인 HBUSREQx, HLOCKx, HGRANTx, HMASTER[3:0], HMASTLOCK, HSPLIT[15:0] 에 대한 자세한 설명은 교재 3-28과 3-29쪽에 나와 있다. 해당 설명을 보면서 다음의 타이밍도를 함께 봐 주시길 바란다.

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Figure 1-1는 전형적인 어드레스 디코더의 모습을 보인다. AHB DECODER 라 불리운다. 마스터에서 발생된 어드레스를 입력 받아 타깃 슬레이브의 칩셀렉트(CS) 을 만들어 낸다.할당 가능한 최소 어드레스 공간의 크기는 1KB 가 된다. 존재 하지 않는 어드레스 공간으로의 버스 오퍼레이션이 SEQ, NONSEQ 로 진행 될 경우 디폴트 슬레이브 장치는 ERROR로 응답 해야 한다. 한편, 마찬가지로 존재하지 않는 어드레스 공간으로 IDLE, BUSY로 버스 오퍼레이션이 진행될 경우는 슬레이브 장치는 zero wait 의 OKAY로 반드시 응답하도록 설계되어야 한다.
Figure 1-2는 AHB 주요 신호들의 관계를 확인하기 위해 좋은 그림이다.본 기획 칼럼 'AMBA의 이해' 마지막편까지를 보시게 되면 이후 Figure 1-2을 모두 이해 하게 되실 것으로 생각한다.

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Figure 1-1은 일반적인 버스 오퍼레이션의 그림이다. 어드레스 A 버스 동작은 HCLK 클럭 (**1)과 (**2) 로서 정상적으로 종료 됨을 쉽게 알 수 있다. 그 이후 어드레스 B의 동작에 주목 할 필요가 Figure 1-1은 일반적인 버스 오퍼레이션의 그림이다. 어드레스 A 버스 동작은 HCLK 클럭 (**1)과 (**2) 로서 정상적으로 종료 됨을 쉽게 알 수 있다. 그 이후 어드레스 B의 동작에 주목 할 필요가

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용어 정리를 하도록 하겠다. 교재로는 3-5쪽을 참조 바란다. 버스 동작에 슬레이브(주변장치)가 응답하는 신호는 HREADY 와 HRESP 가 있다. HREADY 가 버스사이클 동작의 완료를 나타내는 것이 라 한다면 HRESP 는 그 해당 버스 사이클의 성공 유무를 판별한다고 지난 시간의 칼럼에서 설명 한 바 있다. HRESP 는 OKAY, ERROR, RETRY/SPLIT 등의 상태를 표시 한다.

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1장.AMBA의 개요 2장.AHB Basic BUS operation 3장.AHB Burst operation 4장.AHB 슬레이브 응답의 유형 5장.AHB 버스 중재(BUS Arbitration) 6장.AHB SPLIT TRANSFER 7장.APB 쓰기동작 8장.APB 읽기동작 9장.APB 버스트동작

이번에 새로 진행하려는 기획 칼럼은 디지탈 하드웨어 냄새가 물씬 풍기는 주제 입니다. ARM의 대표적인 버스 구조이죠. 바로 Advanced Microcontroller Bus Architecture (AMBA) 입니다. 총 횟수로 10편이 될지 20편이 될지 저도 모릅니다. 그냥 무작성 써 내려 갈 렵니다.간단하게 진행 방식을 설명해 드려야 할 듯해서 앞으로 본 칼럼을 보시는 분들은 다음 설명을 필독 해 주시기 바랍니다.

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